JTAG Protocoles pris en charge

JTAG (Joint Test Action Group) est une interface de débogage et de test standardisée en tant que IEEE 1149.1, conçue à l'origine pour le test de boundary scan des cartes de circuits imprimes mais aujourd'hui largement utilisée pour la programmation de circuits intégrés, le débogage et la trace en temps réel dans les systèmes embarqués. L'interface JTAG utilisé un TAP (Test Access Port) avec quatre signaux requis : TCK (Test Clock), TMS (Test Mode Select), TDI (Test Data In) et TDO (Test Data Out), plus un signal optionnel TRST (Test Reset). Le contrôleur TAP est une machine a etats finis à 16 etats pilotee par TCK et TMS, a travers laquelle les instructions et les données sont decalees via TDI et TDO. JTAG prend en charge le decalage de données a travers les registres d'instruction (IR) pour selectionner les opérations, et a travers les registres de données (DR) pour transferer des données telles que les motifs de boundary scan, les identifiants de dispositif, l'acces mémoire de débogage et les configurations de points d'arret. Le protocole permet le chainage en série de plusieurs dispositifs sur une seule chaine de scan JTAG avec le TDO d'un dispositif connecte au TDI du suivant. JTAG est present dans pratiquement chaque FPGA, ASIC, microprocesseur, microcontroleur et SoC complexe, en faisant l'une des interfaces de débogage les plus importantes en électronique. L'analyse de protocole pour JTAG est precieuse pour vérifier l'intégrité de la chaine de scan, déboguer les échecs de test de boundary scan, analyser la communication du port de débogage et effectuer la retro-ingénierie des configurations de dispositifs. Les ingénieurs doivent decoder les transitions d'état du TAP, les contenus des registres d'instruction et les valeurs des registres de données pour comprendre et depanner la communication JTAG.